Praktische meetmethoden voor de post "Kwarts kristallen optimaliseren voor IC's" - Secties G en 6
Naar het encyclopedie-artikel : Kristallen optimaal afstemmen op IC's
Waar het allemaal om draait
Een slechte PCB-lay-out kan zelfs een optimaal geselecteerd kristal onbruikbaar maken. Tegelijkertijd beïnvloedt de lay-out verschillende eigenschappen tegelijkertijd - parasitaire capaciteit, reserve, jitter, EMC-gedrag en transiëntrespons. Dit artikel beschrijft een gestructureerde test die wordt gebruikt om uiteindelijk een kristallay-out te valideren op de voltooide printplaat.
Checklist lay-out (ontwerpcontrole)
Vóór de meting wordt de lay-out gecontroleerd aan de hand van de vastgestelde ontwerpregels:
| Rule | Criterium | Test |
|---|---|---|
| Positie | Quartz + C1, C2 direct bij IC | Afstand < 5 mm tot XIN/XOUT |
| Symmetrie | C1/C2 lijnen van gelijke lengte | ±1 mm verschil |
| Isolatie | Geen signalen onder of naast kwarts | Wandrand rond kwarts ≥ 2 mm |
| grondvlak | Geen GND-vlak direct onder kwarts | verloop op alle lagen |
| GND-eiland | Gedeeld GND-gebied voor C1, C2 | Gedeeld verbinding met hoofd GND |
| Quartz behuizing | Pads #2/#4 op GND (keramisch 4-pads) | directe aansluiting, < 1 mm |
| bescherming | Geen verandering van lagen onder kwarts | Vias buiten |
| EMV | Afstand tot kloklijnen | ≥ 5 mm tot kloklijnen |
| Humidity/creepage paths | Conformele coating afstand | Beschouw ruwe omgeving |
</figuur>
Op metingen gebaseerde lay-outvalidatie
De volgende metingen op de voltooide printplaat onthullen de typische zwakke punten in de lay-out:
Validatie 1: Jittermeting aan de oscillatoruitgang
- Oscilloscoop ≥ 1 GHz met jitteranalysefunctie (periodejitter, cycle-to-cycle jitter)
- Meetpunt: uitgang van het kloksignaal dat wordt aangestuurd door de kristaloscillator (PLL-uitgang, SYSCLK-pin, UART-baudrate-pin)
- Verwachting: periodejitter < 30 ps RMS voor standaardtoepassingen; < 10 ps RMS voor USB, Ethernet, HDMI
Verhoogde jitter (< 50 ps RMS) duidt op koppeling van naburige signalen, onjuiste aarding of een te laag aandrijfniveau.
Validatie 2: EMC-voortest - probe voor nabije omgeving
- Nabije-veldsonde (H-veld, 10 - 30 mm diameter) met spectrumanalyser of Signalhound BB60C
- Scannen van het gebied via kwarts, condensatoren en IC
- Verwachting: Fundamentele frequentie zichtbaar, duidelijk dominant. Harmonischen verzwakt.
Alarmsignalen: hoge harmonischen (> 3e orde) of duidelijke emissies op punten weg van het kristal duiden op koppelings- en lay-outproblemen. (Zie ook de casestudy https://www.petermann-technik.de/praxis-wissen/40mhz-quarz-emv-verbessern-fallbeispiel.html
Validatie 3: VCC-koppelsterkte
- Injecteer een ruisinjector of functiegenerator in de VCC-lijn (50 - 200 mVpp ruis, bandbreedte 10 kHz - 100 MHz)
- Bekijk de frequentiestabiliteit en jitter aan de uitgang
Verwachting: Frequentie verandert met < 2 ppm, jitter blijft binnen het gespecificeerde bereik. Sterke afwijkingen duiden op onvoldoende lokale VCC-ontkoppeling op het oscillator-IC.
Validatie 4: Koude start
- Klimaatkamer bij -40 °C (of koude spray), VCC op Vmin
- Minimaal 30 inschakelprocessen. Elk moet veilig inschakelen (zie bericht over opstarttijd)
Meest voorkomende layoutfout die hier aan het licht komt: Cpar te hoog, waardoor |-Rneg| in het ergste geval onder ESR komt.
Validatie 5: Temperatuurprofiel op de kwartsbehuizing
- Thermische beeldcamera of thermokoppel direct op de kwartsbehuizing
- Verwachting: kwartsbehuizing < 5 K boven omgevingstemperatuur
Als de kwarts aanzienlijk opwarmt (> 10 K), is het aandrijfniveau te hoog - zie het bericht over het meten van het aandrijfniveau. De gevolgen zijn versnelde veroudering en drift.
Voorkomende layoutfouten en hun meethandtekening
| Opmaakfouten | Typische maataanduiding | Remedy | |
|---|---|---|---|
| GND gebied onder kwarts | Frequentieverschuiving +5 tot +20 ppm, Cpar > 4 pF | GND-uitsparing op alle lagen | |
| Lange leads (> 10 mm) | Jitter verhoogd, starttijd verlengd | korte routing, quartz dichter bij IC | |
| C1/C2 asymmetrisch geplaatst | Verschillende amplitudes bij XIN/XOUT, aandrijfniveau asymmetrisch | Symmetrische routing | |
| Kloklijn dicht bij de kwarts | Zijbanden in het spectrum, verhoogde fasejitter | Afstand ≥ 5 mm, indien nodig. GND-geleider ertussen | |
| Geen lokale blokkeercondensator (100 nF) op IC VCC | Geen lokale blokkeercondensator (100 nF) op IC VCC | Frequentieafwijking bij belastingswisselingen | 100 nF + 10 nF zo dicht mogelijk bij het IC |
| Vias onder kwarts | Verhoogde jitter, slechte EMC | Via vrije ruimte onder quartz, routing aanpassen | |
| Quartz housing pads floating | Gevoelig voor handafstand, EMC-koppeling | Pads #2/#4 direct op GND |
Eindgoedkeuring ontwerp
Wij raden een samengevatte testtabel aan voordat de serie wordt goedgekeurd. Alle punten moeten worden doorstaan op het slechtst denkbare werkpunt (Vmin, -40 °C of +85 °C afhankelijk van de toepassing, slechtst denkbare componenttolerantie):
| Testpunt | Target | Acceptatie | |
|---|---|---|---|
| Frequentienauwkeurigheid bij +25 °C, Vnom | ± < 5 ppm | Pass | |
| Gain-Margin (|-Rneg| / ESR) Worst-Case | ≥ 3 (Industry) / ≥ 5 (Automotive) | Pass | |
| Start-Up-Time Worst-Case | < 3× typische waarde bij +25 °C | Pass | |
| Drive level | ≤ 60% van de kwartsgegevensbladwaarde | Pass | |
| Period jitter | < application request | Pass | |
| Cpar from frequency method | binnen ontwerpaanname ±0.5 pF | Pass | |
| EMV near-field check | geen waarneembare emissies behalve quartz nuttige frequentie | Pass | |
| Temperature cycle test 10 cycles -40/+85 °C | Temperature cycle test 10 cycles -40/+85 °C | geen startfouten, geen drift > 10 ppm | pass |
Layout best practice in drie regels
De belangrijkste regels op een rij 1. Quartz + C1, C2 compact en direct op het IC, symmetrische routing, korte lijnen. 2. Geen GND-gebied en geen signalen onder het kristal, speciaal GND-eiland voor de condensatoren. 3. Behuizing pads #2/#4 op keramische kristallen met 4 pads op GND - definieer deze verbinding in een vroeg stadium en verander deze later niet voor frequentievereffening. |
Verder informatie
De lay-outprincipes worden beschreven in de praktische gids "Kristallen optimaal afstemmen op IC's" (secties G en 6). Deze post vult de gids aan met op metingen gebaseerde validatie op de voltooide printplaat - van jittercontrole tot worst-case acceptatie.</p
<p>U hebt vragen over de implementatie
Onze frequentiedeskundigen ondersteunen u bij het selecteren van het juiste kristal, het uitvoeren van metingen in uw circuit en het bieden van ondersteuning bij het ontwerp tot en met de serievrijgave.
- Vraag technisch advies
- Bespreek uw toepassing met ons
- Bepaal en bestel een voorbeeldkristal
- Vraag een alternatief via kruisreferentie
Telefoon: +49 8191 305395 Email: info@petermann-technik.de
Uw succes is ons doel.
FAQs
Hoe wordt een kwarts layout metrologisch gevalideerd op het afgewerkte bord?
De metrologische validatie van een kristallay-out op de voltooide printplaat wordt op een gestructureerde manier uitgevoerd met behulp van verschillende tests die typische zwakke punten in de lay-out aan het licht brengen. Deze omvatten in het bijzonder de jittermeting aan de oscillatoruitgang, een voorbereidende EMC-test met een nabije-veldsonde, de VCC-koppelsterktetest, de koudestarttest en de temperatuurmeting direct op de kristalbehuizing. Voorafgaand aan deze metingen moet de lay-out al worden gecontroleerd aan de hand van vastgestelde ontwerpregels, zodat duidelijke fouten in een vroeg stadium worden herkend. Het is cruciaal dat alle tests ook worden uitgevoerd op het slechtst denkbare werkpunt, d.w.z. bij minimale voedingsspanning, kritische temperatuur en componenttoleranties. Pas als de printplaat deze validatie volledig heeft doorstaan, is er een betrouwbare basis voor vrijgave in serie.
Welke jitterlimieten zijn van toepassing op de lay-outvalidatie van kristal- en oscillatorcircuits?
Bij layoutvalidatie is jittermeting een belangrijke indicator voor de kwaliteit van klokgeneratie op de voltooide printplaat. De site specificeert een periodejitter van minder dan 30 ps RMS als de verwachte waarde voor standaardtoepassingen, terwijl voor veeleisende interfaces zoals USB, Ethernet of HDMI gestreefd wordt naar minder dan 10 ps RMS. Een verhoogde jitter van meer dan 50 ps RMS duidt op layoutproblemen zoals koppeling van naburige signalen, onjuiste aarding of een te laag aandrijfniveau. Metingen worden gedaan aan de uitgang van het kloksignaal dat wordt aangestuurd door de kristaloscillator, bijvoorbeeld aan de PLL-uitgang, SYSCLK-pin of UART-baudrate-pin. Voor betrouwbare resultaten moet een oscilloscoop met een bandbreedte van minstens 1 GHz en een jitteranalysefunctie voor periodejitter en cycle-to-cycle-jitter gebruikt worden.
Hoe herken je EMC-problemen in de kristalindeling op de printplaat?
EMC-problemen in de lay-out van het kristal kunnen heel goed worden opgespoord op de voltooide printplaat met behulp van een nabije-veldsonde en een spectrumanalysator. Het gebied boven het kristal, de belastingscondensatoren en het oscillator-IC wordt systematisch gescand om de lokale straling zichtbaar te maken. Verwacht wordt dat de fundamentele frequentie duidelijk domineert en dat hogere harmonischen duidelijk verzwakt zijn. Als hoge harmonischen boven de derde orde of duidelijke emissies voorkomen op punten weg van het kristal, duidt dit op ongewenste koppeling en lay-outfouten. Zulke metingen helpen om specifiek problemen te identificeren in de geleidergeleiding, aardverbinding of ontkoppeling.
Waarom is het testen van de VCC-koppelsterkte zo belangrijk voor kwartslay-outs?
Het testen van de VCC-koppelsterkte laat zien hoe robuust het oscillatorcircuit is ontworpen om interferentie op de voedingsspanning te weerstaan. Voor dit doel wordt ruis met typisch 50 tot 200 mVpp en een bandbreedte van 10 kHz tot 100 MHz gekoppeld in de VCC-lijn, terwijl de frequentiestabiliteit en jitter aan de uitgang worden geobserveerd. In het ideale geval verandert de frequentie met minder dan 2 ppm en blijft de jitter binnen de gespecificeerde grenzen. Grote afwijkingen duiden op onvoldoende lokale VCC-ontkoppeling op het oscillator-IC. Deze validatie is vooral belangrijk omdat voedingskoppelingen vaak voorkomen in een echt systeem en de klokkwaliteit direct kunnen beïnvloeden.
Welke typische layoutfouten treden op tijdens een koude start en bij het meten van de temperatuur van het kwartskristal?
Typische zwakke punten van een kwartsopstelling worden vooral duidelijk tijdens de koude starttest en temperatuurmeting. Tijdens de starttest in de klimaatkamer bij -40 °C of met koude nevel en bij minimale voedingsspanning moet de oscillator in minstens 30 inschakelprocessen betrouwbaar oscilleren. Als de oscillatie niet optreedt of instabiel is, is de parasitaire capaciteit vaak te hoog, zodat de |-Rneg| reserve in het slechtste geval onder de ESR-waarde valt. Daarnaast laat de temperatuurmeting op de kwartsbehuizing zien of het aandrijfniveau juist gekozen is. Als de behuizing meer dan 5 K warmer wordt dan de omgevingstemperatuur of zelfs meer dan 10 K, dan wordt de kwarts te hoog aangedreven, wat veroudering en frequentiedrift kan versnellen.
Waarom PETERMANN-TECHNIK lay-outvalidatie op de voltooide printplaat - jitter, EMC en opstartgedrag controleren?
PETERMANN-TECHNIK is gespecialiseerd in kristallen, oscillatoren en frequentiegenererende componenten en combineert componentenkennis met praktische meet- en lay-outexpertise. Het bedrijf biedt niet alleen ondersteuning bij het selecteren van het juiste kwartskristal, maar ook met metingen direct in uw schakeling en met ontwerpondersteuning tot en met serievrijgave. Deze combinatie van theorie en validatie op de voltooide printplaat is vooral waardevol als het gaat om zaken als jitter, EMC, VCC-koppelsterkte en veilig startgedrag. De gestructureerde aanpak helpt om kritieke lay-outfouten betrouwbaar te herkennen voordat ze in serie worden geproduceerd en om ze op een technisch verantwoorde manier te evalueren. Voor industriële B2B-toepassingen betekent dit een grotere ontwikkelingsbetrouwbaarheid, een lager risico in het veld en een betrouwbare vrijgave onder worst-case omstandigheden.
